AMD Επεξεργαστές & AM4 socket (Τεχνικα μιλωντας Part 3)

[Zaknafein]

Δεν είχα χρόνο να δω την παρουσίαση (ας όψεται η Γραμμική...), για το Ι/Ο τι είπανε από θέμα latency & bandwidth; 

Κατά τα λοιπά, η κουφάλα ο Σκωτσέζος έπεσε μέσα 100% για τα chiplets, είχε ανεβάσει σχετικό βιντεάκι αρκετούς μήνες πριν (insider info?).

[demmian]

παιδια καλησπερα, 

απλα για οσους εχουν θεματα με το πισι τους, δεν μπαινει σε bios μετα απο restart, κολληματα κλπ , ανεβασμενα ρευματα κλπ,

για μενα η λυση ηταν να βγαλω το ryzen balanced plan και να βαλω το απλο balanced στις ρυθμισεις των windows.

απο τη στιγμη που εβαλα το απλο balanced plan, το vcore δεν εφτασε πανω απο 1,42 και ο 2600χ οταν δεν εχω φορτιο ειναι στα 2200 με κατω απο 1 vcore.

η αληθεια ειναι οτι με το ryzen balanced εφτανε μεχρι 4200+ , ενω τωρα χτυπαει ταβανι 4125.

προβλημα με θερμοκρασιες δεν ειχα, αλλα εχω κ θηριο ψυκτρα. 

καποιος με stock θα ειχε σιγουρα.

παντως κ μονο που δεν εχω θεματα με να μπω bios η να κανω restart, εεεεε ειναι σημαντικο 

[adtakhs]

3 ώρες πριν, sir ImPeCaBlE είπε

For reference o 8C της intel για τη mainstream στα 14nm είναι γύρω στα 178mm2 με igpu.

Δεν είναι όμως πλήρες soc όπως ο zen. 

Η intel ορισμένα I/O τα έχει στο promontory. 

 

Τεσπα, το I/O chip μπορεί να είναι μεγάλο αλλά η AMD μάλλον  ποντάρει πως οι τιμές για τα 14nm  της glofo θα είναι ιδιαίτερα χαμηλές από ένα σημείο και μετά. 

 

Επεξ/σία 9 Νοεμβρίου 2018 από adtakhs

[holy grail]

17 ώρες πριν, sir ImPeCaBlE είπε

Και δηλαδή θα χρεώνουν ένα chip @7nm + ένα @14nm στα 160$. Δύσκολο μου φαίνεται.

Δηλαδή τους συμφέρει πιο πολύ να βγάλουν άλλο IO chip @14nm για τη mainstream αγορά από να βγάλουν ένα @7nm με τα πάντα ενσωματωμένα αποκλειστικά για τη mainstream? 

Προσωπικά μου φαίνεται πιο λογικό ή να έχουν ήδη imc τα chiplets απλά να είναι απενεργοποιημένος για να αποφύγουν το numa ή να βγάλουν άλλα chip αποκλείστικά για τη mainstream.

μια περιπτωση ειναι αυτη που γραφεις, να αποφυγουν το καταστροφικο Numa και η αλλη ειναι οτι δεν μπορουσαν να συρικνωσουν σωστα ολα τα μερη του i/o και τα εβαλαν εκτος σε 14νμ. αυτη ειναι και η διαφορα τους με την ιντελ, οτι δεν παει σε ημιμετρα. ο τσαρλι το ειχε γραψει απο τον ιουλιο για τα τσιπλετς.

https://semiaccurate.com/2018/11/09/amds-rome-is-indeed-a-monster/

[akoinonitos]

17 λεπτά πριν, holy grail είπε

μια περιπτωση ειναι αυτη που γραφεις, να αποφυγουν το καταστροφικο Numa και η αλλη ειναι οτι δεν μπορουσαν να συρικνωσουν σωστα ολα τα μερη του i/o και τα εβαλαν εκτος σε 14νμ. αυτη ειναι και η διαφορα τους με την ιντελ, οτι δεν παει σε ημιμετρα. ο τσαρλι το ειχε γραψει απο τον ιουλιο για τα τσιπλετς.

https://semiaccurate.com/2018/11/09/amds-rome-is-indeed-a-monster/

Βρε καλως τους γνωστες του google search. Βασικα η ιντελ δεν παει γενικως τωρα τελευταια...

[50EuroUser]

Ολη η ουσία του άρθρου του Semi-accurate είναι αυτή "Intel has no chance in servers and they know it“. LEGO power

[holy grail]

ολη η ουσια ειναι οτι μολις παρουσιαστει ο ap θα μπει στο μαγαζι 🔐. 

[kostas_anes]

9 λεπτά πριν, holy grail είπε

ολη η ουσια ειναι οτι μολις παρουσιαστει ο ap θα μπει στο μαγαζι 🔐. 

"Mαγαζι"?

[pmav99]

10 ώρες πριν, holy grail είπε

το καταστροφικο Numa

Τι εννοεί ο ποιητής;

[adtakhs]

26 λεπτά πριν, pmav99 είπε

Τι εννοεί ο ποιητής;

 

Εννοεί το Numa που κατέστρεψε την HDET της INTEL ...

 

 

Δώσε βάση στο performance που τσακίζει κ@καλα.

Δώσε βάση στο performance / $$$.

Δώσε βάση στο performance / watt. 

 

😋😋

Επεξ/σία 10 Νοεμβρίου 2018 από adtakhs

[Sheogorath]

Έτσι δεν υπάρχουν περιορισμοί πχ τα τάδε δεδομένα που βρίσκονται στο τάδε ντιμάκι μπορούν να διαβαστούν άμεσα απο το τάδε μόνο CCX;

Γιατί να μην έχουν έναν κεντρικό Controller ο οποίος θα διαβάζει όλα τα ντιμακια και θα τα πετάει στην κεντρική Cache απο όπου θα μπορούν να διαβάσουν όλοι οι πυρήνες; Μοιάζει πιο αποδοτικό απο άποψη ταχύτητας. Να περνάνε όλα απο ένα κεντρικό pool και να μην έχει ο καθένας συγκεκριμένο τμήμα ευθύνης.

[pmav99]

@Sheogorath Περα από καθαρά τεχνικούς λόγους που πιθανόν υπάρχουν και που δεν είναι απαραίτητα προφανείς σε άσχετους με το design όπως εμείς, νομίζω ότι με τον τρόπο που περιγράφεις θα υπάρχει μεν μικρότερη διασπορά στο latency αλλά οι ελαχιστες τιμες θα είναι υψηλότερες γεγονός το οποίο μπορεί να αποτελεί deal breaker.

Ενω έτσι, υποθέτοντας ότι ο μέσος όρος μένει περίπου ο ίδιος, μπορείς να χρησιμοποιήσεις τα NUMA/affinity κτλ για τις εφαρμογές που όντως ωφελούνται χωρίς να χάνεις τόσο πολύ σε συνολική απόδοση.

Αλλά αυτό που λέω είναι πολύ high level, το design μπορεί να προκύπτει από τελείως διαφορετικούς περιορισμούς.

Επεξ/σία 11 Νοεμβρίου 2018 από pmav99

[Sheogorath]

7 λεπτά πριν, pmav99 είπε

@Sheogorath Περα από καθαρά τεχνικούς λόγους που ίσως να υπάρχουν, νομίζω ότι με τον τρόπο που περιγράφεις θα υπάρχει μεν μικρότερη διασπορά στο latency αλλά οι ελαχιστες τιμες θα είναι υψηλότερες γεγονός το οποίο μπορεί να αποτελεί deal breaker (ας υποθέσουμε ότι ο μέσος όρος μένει ο ίδιος).

Έτσι δεν το κάνει η Ιντελ (περίπου) με το ring bus;

[adtakhs]

8 ώρες πριν, pmav99 είπε

@Sheogorath Περα από καθαρά τεχνικούς λόγους που πιθανόν υπάρχουν και που δεν είναι απαραίτητα προφανείς σε άσχετους με το design όπως εμείς, νομίζω ότι με τον τρόπο που περιγράφεις θα υπάρχει μεν μικρότερη διασπορά στο latency αλλά οι ελαχιστες τιμες θα είναι υψηλότερες γεγονός το οποίο μπορεί να αποτελεί deal breaker.

Ενω έτσι, υποθέτοντας ότι ο μέσος όρος μένει περίπου ο ίδιος, μπορείς να χρησιμοποιήσεις τα NUMA/affinity κτλ για τις εφαρμογές που όντως ωφελούνται χωρίς να χάνεις τόσο πολύ σε συνολική απόδοση.

Αλλά αυτό που λέω είναι πολύ high level, το design μπορεί να προκύπτει από τελείως διαφορετικούς περιορισμούς.

Εχεις δίκιο σε αυτό που λες . 

Το latency με το κεντρικό I/O θα είναι σταθερό για όλα τα cores αλλά κανένα δεν θα έχει άμεση επικοινωνία με τον mem controller.

Πρέπει να δούμε όμως τι φέρνει το IF 2.0 και τι έχουν κάνει σε αυτό το τόσο μεγάλο I/O chip  που δεν είναι παθητικό, αλλά παίζει να έχει και L4 cache κ.λ.π.

[Zaknafein]

12 ώρες πριν, Sheogorath είπε

 

Γιατί να μην έχουν έναν κεντρικό Controller ο οποίος θα διαβάζει όλα τα ντιμακια και θα τα πετάει στην κεντρική Cache απο όπου θα μπορούν να διαβάσουν όλοι οι πυρήνες; Μοιάζει πιο αποδοτικό απο άποψη ταχύτητας. Να περνάνε όλα απο ένα κεντρικό pool και να μην έχει ο καθένας συγκεκριμένο τμήμα ευθύνης. 

Αυτό δεν θα κάνει το κεντρικό Ι/Ο chip στους ΖΕΝ2; Αυτό κατάλαβα εγώ τουλάχιστον.