AMD EPYC/Threadripper - ZEN 2 Architecture

[akoinonitos]

απο την παρουσιαση εχει προκειψει το 8core ccx ,ειναι απιθανο το δεδομενο να εχει 4core ccx

[holy grail]

1 ώρα πριν, EddieObscurant είπε

Aπο το όνομα προκυπτει engineering sample 1,4ghz base clock , 2.0ghz turbo

Αν το sisoft sandra μετραει σωστα την cache (δεν ειναι σιγουρο) τοτε πάλι το καθε module εχει 2 τετραπυρηνα ccx και δεν ειναι 1core oπως πολλοί πιστευαμε, αλλα μπορει βέβαια να  μετραει λαθος την cache

δεν νομιζω οτι υπαρχει η δυνατοτητα να γινει ενα τσιπ οχταπυρηνο. πρεπει να ξαναμπει στο σχεδιαστηριο, μεγαλυτερο κοστος δηλαδη. επισης βγηκε και αυτο.

https://wccftech.com/amd-epyc-rome-64-core-and-intel-cascade-lake-ap-48-core-cpu-benchmark-leak/

 

[noFEARgr]

Mια εικονα cinebench που σε ενα λεπτο  ο καθενας μπορει να ''μαγειρεψει''. Ειδικα ο ιντελ Θα βγει q4 του 19 και εχουν απο τωρα Leak

Βασικα ακυρο τωρα ειδα οτι γραφει inrel αντι για intel το cinebench τοσο αληθινο ειναι 😂

Επεξ/σία 23 Νοεμβρίου 2018 από noFEARgr

[holy grail]

για 1 πρωτο τριμηνο του '19 ειναι το τσιπακι αυτο. περιπου μαζι με τα επικ θα βγουνε.

[EddieObscurant]

58 λεπτά πριν, akoinonitos είπε

απο την παρουσιαση εχει προκειψει το 8core ccx ,ειναι απιθανο το δεδομενο να εχει 4core ccx

εχεις λινκ? δεν νομιζω να χει αναφερθει κάτι τέτοιο

Για να καταλαβαινόμαστε, υποθεταμε οτι το καινουριο chipακι (ccv) θα έχει 1χ8core ccx και όχι 2χ4core ccx όπως ειναι τώρα

[akoinonitos]

1 ώρα πριν, EddieObscurant είπε

εχεις λινκ? δεν νομιζω να χει αναφερθει κάτι τέτοιο

Για να καταλαβαινόμαστε, υποθεταμε οτι το καινουριο chipακι (ccv) θα έχει 1χ8core ccx και όχι 2χ4core ccx όπως ειναι τώρα

απο το chip του rome  στην παρουσιαση ,ηταν 8ccx με ενα chiplet στην μεση και το σχεδιο στην πρωτη σελιδα εχει επιβαιβεωθει νομιζω μετα την παρουσιαση. Εγω αυτο εχω καταλαβει μεχρι στιγμης απο την παρουσιαση.

2 ώρες πριν, holy grail είπε

δεν νομιζω οτι υπαρχει η δυνατοτητα να γινει ενα τσιπ οχταπυρηνο. πρεπει να ξαναμπει στο σχεδιαστηριο, μεγαλυτερο κοστος δηλαδη. επισης βγηκε και αυτο.

 

Γιατι να ξαναμπει στο σχεδιατηριο? καινουριος σχεδιασμος ειναι εφοσον εχουν περισσοτερο χωρο στα 7nm γιατι να μην μπορουν να χωρεσουν 8cores σε ενα ccx?

Οσο για το score στο cinebench ειχε την ατυχια ο photoshopας το "r" να βρισκεται διπλα στο "t" στα πληκτρολογια 🤣

Επεξ/σία 23 Νοεμβρίου 2018 από akoinonitos

[50EuroUser]

Μαλλον το sisoft δεν βλέπει τις αλλαγές ή η δομή είναι exclusive  16 MB L3 ανά 4 Cores. Πάντως η L3 έγινε 32 MB / 8 Cores είτε 1 είτε 2 CCX. Πιο πολύ για 1 CCX 8αρι Chiplet με 32 MB L3 μοιάζει, το IF στο 2.0 έχει καλό Boost πάντως. Απο το σαπιό GF σε Tsmc 7nm για αρχή στην Vega το ίδιο design πήρε ήδη ~20% σε ρολόγια. Στα AM4 πιθανόν να δούμε κοντά στα 4.7-4.8 GHz Turbo. Ένα I/O Epyc 14nm Die έχει 8 κανάλια μνήμης και 128 PCIe Lanes, απο αυτό το I/O τα "χτυπημένα die" θα γίνουν Threadrippers. Το 1/4 του Ι/Ο die είναι 32 Lanes και 2 Κανάλια μνήμης που πιθανόν λόγω bining θα πάει στα ανάλογα CPU. Κατά το Q4 θα μπει στο φούρνο της TSMC κάποιο iGPU Die το οποίο μαζί με ενα Chiplet θα γίνει ενα Lego APU με max 8C/16T.

Επεξ/σία 23 Νοεμβρίου 2018 από 50EuroUser

[adtakhs]

7 λεπτά πριν, 50EuroUser είπε

Μαλλον το sisoft δεν βλέπει τις αλλαγές ή η δομή είναι exclusive  16 MB L3 ανά 4 Cores. Πάντως η L3 έγινε 32 MB / 8 Cores είτε 1 είτε 2 CCX. Πιο πολύ για 1 CCX 8αρι Chiplet με 32 MB L3 μοιάζει, το IF στο 2.0 έχει καλό Boost πάντως. Απο το σαπιό GF σε Tsmc 7nm για αρχή στην Vega το ίδιο design πήρε ήδη ~20% σε ρολόγια. Στα AM4 πιθανόν να δούμε κοντά στα 4.7-4.8 GHz Turbo. Ένα I/O Epyc 14nm Die έχει 8 κανάλια μνήμης και 128 PCIe Lanes, απο αυτό το I/O τα "χτυπημένα die" θα γίνουν Threadrippers. Το 1/4 του Ι/Ο die είναι 32 Lanes και 2 Κανάλια μνήμης που πιθανόν λόγω bining θα πάει στα ανάλογα CPU. Κατά το Q4 θα μπει στο φούρνο της TSMC κάποιο iGPU Die το οποίο μαζί με ενα Chiplet θα γίνει ενα Lego APU με max 8C/16T.

 

 

Μηπως δεν ειναι L3 αλλά την διαβάζει σαν L3 και για κάθε 8 core CCX, παίζει και L4? πάνω στο I/O ?

Εχουν ακουστεί διάφορα για το I/0, πως θα έχεις και μέρος της cache επάνω του.

Επεξ/σία 23 Νοεμβρίου 2018 από adtakhs

[50EuroUser]

Παίζει και αυτό, δηλαδή τα 128 MB SRAM να βρίσκονται στο I/O. Έχει βάση γιατί ~400mm2 I/O είναι πολλά.

[adtakhs]

2 λεπτά πριν, 50EuroUser είπε

Παίζει και αυτό, δηλαδή τα 128 MB SRAM να βρίσκονται στο I/O. Έχει βάση γιατί ~400mm2 I/O είναι πολλά.

 

Ναι το I/O είναι πολύ μεγάλο. Μάλλον αυτό παίζει και το έκαναν για να κρατήσουν χαμηλά το latency ?  του CCX με κάποιο τρόπο?

Δεν μπορώ να περιμένω τον Ripper 3950χ  😋

Επεξ/σία 23 Νοεμβρίου 2018 από adtakhs

[akoinonitos]

Why has AMD decided to separate out the I/O into a separate die in Rome? Because it believes I/O doesn't "scale" well to 7nm from 14nm - you simply don't get the performance advantages to justify the cost and wastage - and says that with this design that "each IP [is] in its optimal technology".

This makes sense, and perhaps is one reason why Intel is struggling to move from 14nm to 10nm on its own designs.

The change also means that all the chiplets have equal access to the eight DDR memory channels, so you avoid latency generated by the chiplets needing to "hop" over a neighbour to access a module.

[adtakhs]

10 λεπτά πριν, akoinonitos είπε

Why has AMD decided to separate out the I/O into a separate die in Rome? Because it believes I/O doesn't "scale" well to 7nm from 14nm - you simply don't get the performance advantages to justify the cost and wastage - and says that with this design that "each IP [is] in its optimal technology".

This makes sense, and perhaps is one reason why Intel is struggling to move from 14nm to 10nm on its own designs.

The change also means that all the chiplets have equal access to the eight DDR memory channels, so you avoid latency generated by the chiplets needing to "hop" over a neighbour to access a module.

Αυτό που γράφει για το "equal access to the eight DDR memory channels" δεν σημαίνει πως 1 die αποκλείεται να έχει 2 X 4 CORE CCX . Θα μπορούσε το κάθε CCX να επικοινωνεί με το I/O ξεχωριστά, αλλά ταυτόχρονα να βρίσκεται στο ίδιο die με ένα άλλο. Πάλι  ισοδύναμη πρόσβαση θα είχαν τα cores του κάθε ccx ως προς τον mem controller.

Στην ουσία ο σχεδιασμός αυτός θα παρέχει χαμηλότερο μεσοσταθμικό latency , δεν θα υπάρχει κακό και καλό σενάριο, αλλά θα υπάρχει πάντα latency από IF και παντού. Στο ZEN1 υπήρχαν Cores που είχαν κατευθείαν πρόσβαση στην μνήμη χωρίς να υπάρχει IF. 

Μένει να δούμε πόσο και αν έχουν κάνει κάτι άλλο για αυτό . Ίσως εκεί να αποσκοπεί η cache, sram?/edram ? στο i/o ..

Επεξ/σία 23 Νοεμβρίου 2018 από adtakhs

[akoinonitos]

8 λεπτά πριν, adtakhs είπε

Αυτό που γράφει για το "equal access to the eight DDR memory channels" δεν σημαίνει πως 1 die αποκλείεται να έχει 2 X 4 CORE CCX . Θα μπορούσε το κάθε CCX να επικοινωνεί με το I/O ξεχωριστά, αλλά ταυτόχρονα να βρίσκεται στο ίδιο die με ένα άλλο. Πάλι  ισοδύναμη πρόσβαση θα είχαν τα cores του κάθε ccx ως προς τον mem controller.

Βασικα γιαυτο το εβαλα γιατι απο οτι καταλαβαινω  δεν  εχει και τοση σημασια πλεον αν θα ειναι 2x4core chiplet η 1x8core συμφωνα με αυτο. Eιμαι παντως πολυ περιεργος να δω το memory latency πως θα επιρεαζεται απο το if.

Επεξ/σία 23 Νοεμβρίου 2018 από akoinonitos

[adtakhs]

2 λεπτά πριν, akoinonitos είπε

Βασικα γιαυτο το εβαλα γιατι απο οτι καταλαβαινω  δεν  εχει και τοση σημασια πλεον αν θα ειναι 2x4core chiplet η 1x8core chiplet

Όχι δεν έχει καμιά σημασία σε σχέση με την επικοινωνία με τον mem controller .

Αλλά θα ήταν καλύτερα η L3 cache να είναι κοινή και για τα 8 cores

Επεξ/σία 23 Νοεμβρίου 2018 από adtakhs

[holy grail]

απο οτι φαινεται δεν εχει αλλαξει κατι στη βασικη δομη του chipset. αν μετρα σωστα το sisoft εχουμε 2 cpu με 8 chiplet το καθενα οποτε μας δινουν τη τελικη cache. δεν εχει κανενα νοημα να παει η cache εκτος πυρηνα. λογικα το κεντρικο θα εχει L4 edram. για να γινει 1 ccx χ8 πρεπει να γινει επανασχεδιασμος αφου η δομη του δε το επιτρεπει, εκτος να υπαρχει και καποιος αλλος τροπος. να φερει δηλαδη το ενα ακριβως κατω απο το αλλο με καποιον τροπο.

στο κατω μερος της σελιδας τα σχεδια.

https://en.wikichip.org/wiki/amd/microarchitectures/zen