ερωτηση για vhdl σε xilinx

[george1703]

Καλησπερα, θελω να κανω μια ασκηση για την σχολή. Συγκεκριμένα πρεπει να γραψω κωδικα vhdl kai na δημιουργησω καποια κυκλωματα. Υλοποίησα το κυκλωμα του πληρη αθροιστη απο εδω http://allaboutfpga.com/vhdl-code-for-full-adder/ και μου εβγαλε την παρακατω εικόνα. Ειναι σωστό? δεν θα επρεπε να μου εμφανιζεται το κυκλωμα μονο με τις πύλες που χρησιμοποιησα στον κωδικα?

[Dr.Fuzzy]

Δε βλέπω κάτι λάθος στο synthesis RTL view. Αν θες να δεις το σύμβολο της XOR (ίσως) κάνε double click στα MXOR_...

 

Προφανώς το schematic χρησιμοποιεί τα διαθέσιμα logic blocks βάσει του FPGA part που χρησιμοποιείς.

Σε κάθε περίπτωση, τη σωστή λειτουργία του κυκλώματος σου θα την εξακριβώσεις τρέχοντας simulation (testbench) και όχι κοιτώντας το σχηματικό. Τι θα έκανες αν το κύκλωμα σου είχε χιλιάδες πύλες; 

 

Αυτός είναι ο λόγος που σχεδιάζουμε ψηφιακά κυκλώματα χρησιμοποιώντας γλώσσες περιγραφής υλικού και εργαλεία αυτοματοποίησης της σχεδίασης και όχι σχεδίαση με εισαγωγή σχηματικού (όπως πριν 25-30 χρόνια). Επίσης η σχεδίαση του FA όπως την έχεις σε gate level επίπεδο είναι κακή τακτική (πέραν του να δεις πως γίνεται) και ακυρώνει το σκοπό του εργαλείου σύνθεσης. Κάνε τη σχεδίαση σου σε RTL ή behavioral επίπεδο (high level περιγραφή) και άσε το εργαλείο της σύνθεσης να βρει το optimal κύκλωμα.

Επεξ/σία 29 Δεκεμβρίου 2017 από Dr.Fuzzy

[george1703]

Αυτό το κάνω αλλάζοντας το gate level σε behavioral στον κώδικα;

[Dr.Fuzzy]

Ποιο;