Ερωτηση σε Verilog

[JustStartedCeid]

Εχω αυτό το κύκλωμα:

 

Ο κώδικας μου είναι αυτός :

 

 

Τώρα που τον ξαναβλέπω όμως έχω μια απορία (τον είχα γράψει μόλις είχα δώσει το μάθημα πρώτη φορά). Στο τεστμπενσ έχω :

Γιατί όμως να μην βάζω τα wire στο module ? Απλά μπορώ να τα παραλείψω εκεί ενώ όχι στο τεστμπενς ? O κώδικας είναι ελεγμένος από τον καθηγητή μου, άρα είναι σωστός.

 

Δεν ξέρω τι παιζει με τα printscreen, λοιπον:

 

το κύκλωμα είναι :

Είσοδοι A,B,C

output Y

xnor (k,A,B ) ; // αν βαλω κολλητα το Β με ) βγαινει αυτο

nand (l,k,C)

xnor (Y,l,A)

 

O kwdikas:

module last(A,B,C,Y);

input A,B,C;

output Y;

xnor g1(k,A,B );

g3 (Y,l,A);

nand g2 (l,c,k);

endmodule;

 

testbech :

module testlast;

reg mya, myb, myc;

wire myy;

last testit(mya, myb ,myc, myy);

initial

begin

my a = 0; myb = 1; myc = 1;

#250 mya = 1; myb = 0; myc =0;

end

endmodule

[gon1332]

Το πέρασες από κάποιο simulator; Πχ modelsim, iverilog.

[JustStartedCeid]

Το χα περασει μολις το γραψα και ηταν κομπλε

[Dr.Fuzzy]

Συγνώμη αλλά η ερώτηση σου είναι πάρα πολύ βασική και ειλικρινά με βάζει σε σκέψεις για το πως έγραψες το πρόγραμμα.

Έχεις καταλάβει γιατί χρησιμοποιείς reg για τα mya, myb, myc και wire για το myy ή απλά τα έβαλες στην τύχη;

 

 

[JustStartedCeid]

Καταλαβαινω απολυτα. Απλα το θεμα ειναι με το module. Στο module εφόσον στο σχήμα έχω wire, το κ, δεν το δηλωνω και απλα το χρησιμοποιω, ενω εχω δει και γραψει προγραμματα σε verilog να το δηλωνουν. Το κ ειναι εξοδος μιας πυλης και εισοδο σε μια αλλη. Γιατι να μην το δηλωσω σαν wire στο module ?

[Dr.Fuzzy]

Επιμένω να λέω ότι δεν καταλαβαίνεις! Ο κώδικας σου έχει πολλά λάθη, πράγμα που είναι εύκολο να διαπιστώσεις αν τον κάνεις compile. Επίσης βλέποντας τα λάθη από το compilation θα μπορέσεις να απαντήσεις μόνος σου στην ερώτηση σου περί δήλωσης του wire.

[JustStartedCeid]

Ο κωδικας είναι αναρτημένος και ως λύση στην συγκεκριμένη άσκηση απο τον ίδιο τον καθηγητή μου σε λύσεις παλαιών θεμάτων. Έχει αναρτηθεί ακριβώς ίδιος. Δεν ξέρω αν μαθαίνουμε κάποια παλαιότερη έκδοση της verilog, αν έχει αλλάξει κάτι...με προβληματίζει που μου λες οτι είναι λάθος. Είσαι σίγουρος? Τι βλέπεις που πιστεύεις οτι είναι λάθος για να το ρωτήσω και στον καθηγητή? (στο πανω πανω κομμάτι απλά σου περιγράφω πως είναι το κύκλωμα).

 

 

P.S. βγήκε το μαθημα, το πέρασα με 7μσι, δεν μας έβαλε verilog.

[Dr.Fuzzy]

Κάνε τον απλά ένα compile και θα τα δεις! Απλό είναι εφόσον το έχεις κάνει ξανά δε θα σου πάρει πάνω από 5 λεπτά!