Verilog

[eve-girl]

θα ήθελα να ρωτήσω σχετικά με Verilog.Σε μια άσκηση μου δίνεται ένα σχήμα με καταχωρητές όπου οι έξοδοι του ενός είναι οι είσοδοι του άλλου.

Ποιες θα δηλώσω σαν input και ποιες σαν output?

Ευχαριστώ πολύ

[pappous_soulis]

Την απάντηση την έδωσες μόνη σου.

Αφού φτιάξεις το module του καταχωρητή, στο κομμάτι του κώδικα που θα περιγράφεις το κύκλωμα θα δηλώνεις τις εξόδους του ενός σαν εισόδους του άλλου.

πχ.

 

register r1(o1,o0,i1,i0)

register r2(o3,o2,o1,o0)

[nrkmaiden]

Ναι αλλα νομιζω οτι δε μπορεις να τις ορισεις σαν εισοδους ουτε εξοδους πρεπει να τις πεις wire αλλιως ο compiler χτυπαει

[bodi.de]

Μπορείς να τα δηλώσεις σαν input,output αλλά πρεπεί να δηλώσεις και τα bits που έχει καθε καλώδιο πχ. input [5:0] op , funct ;

Τα wire είναι τα εσώτερικα σήματα του σχήματος.

[nrkmaiden]

Για να καταλαβω ας παρουμε το πχ του pappous soulis

 

πχ.

 

register r1(o1,o0,i1,i0)

register r2(o3,o2,o1,o0)

 

Εγω θα δηλωνα wire o0,o1

input i1,i0

και output o2 ,o3

 

(o τροπος αυτος δουλευει σιγουρα τον χρησιμοποιησα σε project)

[eve-girl]

Σας ευχαριστώ πολύ παιδιά,με βοηθήσατε αρκετά