προβλημα με if στη vhdl

[process19]

Γεια σας γραφω το παρακατω

>	 if ((Instr(26)='0') && (zero='1')) || ((Instr(26)='1') && (zero='0')) then
		   PC_sel<="01";
		 else
		   PC_sel<="00";
		 end if;

στην vhdl και μου εμφανιζει λαθος στο if.

[Dr.Fuzzy]

Γεια σας γραφω το παρακατω

>	 if ((Instr(26)='0') && (zero='1')) || ((Instr(26)='1') && (zero='0')) then
		   PC_sel<="01";
		 else
		   PC_sel<="00";
		 end if;

στην vhdl και μου εμφανιζει λαθος στο if.

 

Λογικό είναι! Στη VHDL το && είναι AND και το || είναι OR. Η VHDL στηρίζεται στην ADA και όχι στη C όπως η Verilog.