γλωσσα vhdl

[Dr.Fuzzy]

εχω αυτο τι πρεπει να γραψω μεσα δεν μπορω να καταλαβω.

>entity MEM_aRd_sWr_32x32 is
port (
A: IN std_logic_VECTOR(4 downto 0);
CLK: IN std_logic;
D: IN std_logic_VECTOR(31 downto 0);
WE: IN std_logic;
rA: IN std_logic_VECTOR(4 downto 0);
SPO: OUT std_logic_VECTOR(31 downto 0);
DPRA: OUT std_logic_VECTOR(31 downto 0));
end MEM_aRd_sWr_32x32;

architecture Behavioral of MEM_aRd_sWr_32x32 is

begin

i_ce<='0';
qspo_ce<='0';
qdpo_clk<='0';
qspo_rst<='0';
qspo_srst<='0';
qdpo_srst<='0';
qspo<='0';
qdpo<='0';

end Behavioral;

 

Τι εννοείς, τι πρέπει να γράψεις μέσα; Γίνε πιο συγκεκριμένος, πραγματικά δε βγάζει νόημα αυτό που ρωτάς!

[deppara]

Τι εννοείς, τι πρέπει να γράψεις μέσα; Γίνε πιο συγκεκριμένος, πραγματικά δε βγάζει νόημα αυτό που ρωτάς!

οκ,το βρηκα αυτο ζητουσα

http://agata.pd.infn.it/GTS/GTS_html/Doc__htm_257.html