behavioral Verilog

[thomas_ceid]

Γεια σας

Έχω ξεκινήσει πρόσφατα να ασχολούμαι με Verilog , θα ήθελα μια μικρή βοήθεια με τον κώδικα για την εξής δημιουργία :

Τoggle Flip Flop με ασύγχρονη είσοδο καθαρισμού και σύγχρονη είσοδο θέσης

[Dr.Fuzzy]

Γεια σας

Έχω ξεκινήσει πρόσφατα να ασχολούμαι με Verilog , θα ήθελα μια μικρή βοήθεια με τον κώδικα για την εξής δημιουργία :

Τoggle Flip Flop με ασύγχρονη είσοδο καθαρισμού και σύγχρονη είσοδο θέσης

έχω γράψει αυτό αλλά μου εμφανίζει πρόβλημα στο compile ,μπορεί να με βοηθήσει κάποιος ,να μου πει που είναι το λάθος?

 

module toggle_ff(q,t,clock,reset,qnot);

input t,clock,reset;

output q,qnot;

assign qnot=~q;

 

always@(reset)

begin

if (reset)

begin

q <= 1'b0;

end

else if (t)

begin

q <= ~q;

end

end

endmodule

 

Τα begin-end μέσα στα if's από που σου ήρθαν; Το σωστό είναι:

 

>
reg q;
...
always @ (posedge clk or posedge reset)
 if (reset)
   q <= 1'b0;
 else
   q <= d; 
....

 

Ο τρόπος που το έχεις περιγράψει ταιριάζει καλύτερα σε VHDL.

 

[thomas_ceid]

οκ ευχαριστώ πολύ για την βοήθεια

 

εάν είναι δυνατόν ας διαγραφεί το παρόν θέμα

[paredwse]

οκ ευχαριστώ πολύ για την βοήθεια

 

εάν είναι δυνατόν ας διαγραφεί το παρόν θέμα

 

Μπα, ας το αφήσουμε.

Μπορεί να βοηθήσει και κάποιον άλλο.

 

ΥΓ: Η ενέργειά σου να διαγράψεις το αρχικό σου ερώτημα φανερώνει (εμμέσως πλην σαφώς) και τις όχι και τόσο αγνές σου προθέσεις. Θα σε έχουμε υπ' όψιν μας.