λογική_σχεδίαση_κωδικας_verilog!!!

[margarini]

Εχω τον ακολουθo κωδικα:

 

 

module Quite_Weird (y, a, ;

input a, b;

output y;

wire w1, w2, w3, w4;

 

nand #10 (w1, a, ;

not #5 (w2, ;

or #10 (w3, w2, w1);

nor #15 (w4, b, a);

and #10 (w5, a, w4);

or #20 (y, w5, w3, w4);

endmodule

 

και θελω να δημιουργησω ενα testbench για το κυκλωμα μου που να εφαρμοζει 2 διανυσματα, ενα αρχικο (a=0,b=1) και ενα τελικο διανυσμα (a=1,b=1).Το τελικο διανυσμα θα πρεπει να εφαρμοζεται 100 χρονικες στιγμες αργοτερα απο το αρχικο

 

 

Εχω επιχειρησει να φτιαξω τον κωδικα αλλα δεν τα εχω καταφερει.Η βοηθεια σας ειναι ιδιαιτερα πολυτιμη!Ευχαριστω εκ των προτερων!

[Pantelwolf]

Είμαι ο καθηγητής σου, μόλις κόπηκες στο μάθημα.

[kwstas_pap]

τι μου θύμισες τώρα.......

 

πωπω.. δεν θυμάμαι τίποτα!

[Dr.Fuzzy]

Εχω τον ακολουθo κωδικα:

 

 

module Quite_Weird (y, a, ;

input a, b;

output y;

wire w1, w2, w3, w4;

 

nand #10 (w1, a, ;

not #5 (w2, ;

or #10 (w3, w2, w1);

nor #15 (w4, b, a);

and #10 (w5, a, w4);

or #20 (y, w5, w3, w4);

endmodule

 

και θελω να δημιουργησω ενα testbench για το κυκλωμα μου που να εφαρμοζει 2 διανυσματα, ενα αρχικο (a=0,b=1) και ενα τελικο διανυσμα (a=1,b=1).Το τελικο διανυσμα θα πρεπει να εφαρμοζεται 100 χρονικες στιγμες αργοτερα απο το αρχικο

 

 

Εχω επιχειρησει να φτιαξω τον κωδικα αλλα δεν τα εχω καταφερει.Η βοηθεια σας ειναι ιδιαιτερα πολυτιμη!Ευχαριστω εκ των προτερων!

 

Ορίστε για να πάρεις μια ιδέα. Δεν το έχω τρέξει διότι είμαι με το laptop στο αεροδρόμιο, οπότε είναι πολύ πιθανό να περιέχει συντακτικά λάθη.

 

>
// Testbench for "Quite_Weird module"

module  Quite_Weird_TB;
reg astim;	// stimulus for port "a"
reg bstim;	// stimulus for port "b"
wire ymon; // connection to monitor port "y"

// Instantiate the Device-Under-Test (DUT)
 Quite_Weird DUT (
	.a(astim),
	.b(bstim),
	.y(ymon)
);

// Apply input stimulus
initial begin
	astim = 0;
	bstim = 1;
#100	astim = 1;
#100	bstim = 1;
#120	$finish;
end

endmodule

 

[margarini]

Ορίστε για να πάρεις μια ιδέα. Δεν το έχω τρέξει διότι είμαι με το laptop στο αεροδρόμιο, οπότε είναι πολύ πιθανό να περιέχει συντακτικά λάθη.

 

>
// Testbench for "Quite_Weird module"

module  Quite_Weird_TB;
reg astim;	// stimulus for port "a"
reg bstim;	// stimulus for port "b"
wire ymon; // connection to monitor port "y"

// Instantiate the Device-Under-Test (DUT)
 Quite_Weird DUT (
	.a(astim),
	.b(bstim),
	.y(ymon)
);

// Apply input stimulus
initial begin
	astim = 0;
	bstim = 1;
#100	astim = 1;
#100	bstim = 1;
#120	$finish;
end

endmodule

 

 

Ευχαριστω πάρα πολυ!!!Δεν φανταζεσαι πόσο με βοήθησες!!!Να είσαι καλά!!!