VHDL λίγη βοήθεια

[maniac89]

παραθέτω τον παρακάτω πρόγραμμα...(βρίσκομαι σε αρχικό στάδιο)

μου βγάζει όμως compile error(δεν αναγνωρίζει το std_logic)

όποιοςξέρει ας βοηθήσει...ευχαριστώ

 

 

ok guys..

the solution found it

[Uagm]

Hullo.

 

1) Έλεγξε αν έχεις ορίσει σωστά το path των βιβλιοθηκών στο εργαλείο που χρησιμοποιείς (Xilinx, Active-HDL κ.λ.π.)

2) Χρειάζεσαι τη βιβλιοθήκη 1164 (use IEEE.std_logic_1164.all; )

3) Είσαι σίγουρος (η) ότι χρειάζεσαι βιβλιοθήκη προσημασμένων στην παρούσα φάση; Δουλεύεις με σήματα ενός ψηφίου και όχι vectors.

4) Μπορείς να χρησιμοποιήσεις και την arith.vhd (use IEEE.std_logic_arith.all; ).

5) Τα ενδιάμεσα σήματα στο κομμάτι της αρχιτεκτονικής, μπορούν να δηλωθούν και σε μία γραμμή ( signal N1,N2,N3,N4 : std_logic; )

6) (Η VHDL είναι case insensitive, επομένως μην ανησυχείς για πεζά-κεφαλαία).